Synthèse logique consciente des transistors ferroélectriques (FeFET)

Dans le flux de production des circuits numériques, la synthèse prend en entrée la description du modèle de circuit, généralement exprimée dans un langage de description de matériel (par exemple, VHDL, Verilog) et produit en sortie la netlist au niveau de la porte pour un plan d’implantation donné. Le flux de synthèse est principalement composé de deux étapes principales : (i) Synthèse logique et optimisation et (ii) Place&Route.

Comme défini dans [1], le problème global de la synthèse logique est celui de trouver « la meilleure implémentation » d’une fonction booléenne. Le terme « meilleur » correspond à un compromis entre plusieurs métriques telles que la surface, le délai et la consommation électrique. Le Place&Route vise à optimiser le placement physique de chaque porte logique dans un plan d’implantation donné et à acheminer les interconnexions des portes logiques. Il est important de garder à l’esprit que la synthèse logique est généralement basée sur la connaissance de la technologie utilisée pour implémenter les portes logiques et consiste à mapper des fonctions booléennes dans la « meilleure » interconnexion d’instances d’éléments de bibliothèque.

Aujourd’hui, avec l’essor des technologies alternatives au CMOS, nous sommes confrontés à de nouveaux défis pour la synthèse logique. Il est donc obligatoire de bien comprendre les portes logiques et séquentielles construites au sommet des technologies émergentes et d’identifier les opportunités disponibles. Cette thèse se concentrera sur le transistor ferroélectrique (FeFET) qui est simplement une extension d’un MOSFET classique ou FDSOI (Fully Depleted Silicon On Insulator) avec une couche supplémentaire de matériau ferroélectrique à base de HfO2 [2] à l’intérieur de l’empilement de grille.

La couche ferroélectrique se comporte comme une capacité ferroélectrique qui contrôle réellement l’état du canal FET. Les FeFET fonctionnent selon deux modes différents : un mode non volatil, qui nécessite un fonctionnement hystérétique, et un mode de commutation abrupte, qui peut être hystérétique ou non hystérétique [2]. Le rapport entre la capacité ferroélectrique et la capacité diélectrique détermine le mode de fonctionnement du FeFET.

Cette thèse vise à étudier les transistors FeFET de type n et p basés sur des dispositifs physiques réels [2]. Le premier objectif est de concevoir une bibliothèque technologique utilisée davantage pour la synthèse logique et la conception des éléments de mémoire FeFET. Le deuxième objectif est d’étudier les outils de synthèse logique existants (tels que ABC [3]) et de les adapter pour fonctionner avec la technologie FeFET.

Cette thèse s’inscrit dans le cadre du projet de recherche franco-allemand HiLoDa Nets, le groupe Electronique de l’INL travaillera en collaboration avec le Hardware/Software Co-Design du Département d’Informatique de la FriedrichAlexander- Universität Erlangen-Nürnberg (FAU) . Dans ce contexte nous recherchons actuellement un doctorant (h/f) pour un contrat de 3 ans qui sera encadré par Damien Deleruyelle (INL) et Cédric Marchand (INL).

Description de l’emploi

Le doctorat. la thèse est structurée en 5 tâches principales suivantes

1. Modélisation FeFET (M1 à M6)

• Dans cette tâche, le modèle compact FeCap disponible à l’INL sera utilisé pour construire des cellules unitaires FeFET de type n et p. Le modèle Verilog-A FeCap sera intégré à Spectre et couplé aux modèles n- et p-MOSFET disponibles dans les kits de conception standard de 28 nm pour construire les cellules unitaires FeFET de type n et p correspondantes. Les modèles seront calibrés à partir des données collectées à l’INL sur HZO FeCap, au NaMLab dans le cadre de la collaboration existante avec l’INL et si nécessaire affinés sur les données disponibles sur FeFET/FeMFET issues de la littérature. En conséquence, cette tâche fournira des cellules unitaires FeFET de type n et p avec des cartes modèles calibrées tenant compte des tensions de programmation réalistes et des dépendances de synchronisation des éléments ferroélectriques NV.

2. Conception d’éléments logiques/séquentiels avec mode mixte volatile/non volatile (M6 à M12)

• Cette tâche partira de l’état de l’art avec des éléments séquentiels comme décrit dans [2]. Notre idée est d’étudier l’utilisation d’une structure 1T-1C plus simple pour implémenter un élément de mémoire non volatile, car cela conduirait à des empreintes de zone plus petites. Une approche similaire sera appliquée à la conception et à la caractérisation des portes logiques (c’est-à-dire NAND, XOR, NOT, …).

3. Caractérisation des éléments logiques/mémoire basés sur FeFET (M13-M18)

• Le but de cette tâche est de caractériser différents éléments de logique/mémoire préalablement conçus. Chaque élément sera caractérisé en termes de temps de propagation, de lecture/écriture et de sauvegarde/récupération, d’énergie et d’endurance. La caractérisation se fera via des simulations Spice (en utilisant les modèles au niveau transistor et les modèles FeFET de type n et p). Les résultats de la caractérisation serviront à constituer la bibliothèque technologique (c’est-à-dire le fichier .lib) qui sera utilisée par les outils de synthèse logique.

4. Synthèse logique consciente du FeFET (M18 – M28)

• Cette tâche vise à analyser l’état de l’art des outils et méthodologies de synthèse. Cela partira de solutions open source bien connues telles que ABC [3]. Le premier objectif est d’évaluer la version actuelle de l’outil lors de l’utilisation de la bibliothèque technologique FeFET. Le deuxième objectif sera d’étendre ABC pour optimiser la synthèse pour la technologie FeFET. 5. Évaluation et diffusion (M6-M36)

• L’évaluation se fera par simulation et potentiellement par des démonstrateurs ASIC en collaboration avec NAMLAB ; • Préparation d’articles scientifiques et de manuscrits de thèse.
À propos de l’INL

L’INL est un institut de recherche de 250 personnes basé à Lyon, en France, menant des recherches fondamentales et appliquées dans les domaines de l’électronique, des matériaux semi-conducteurs, de la photonique et des biotechnologies. Le groupe Electronic est leader dans le domaine de la conception nanoélectronique avancée, avec des projets de recherche et des collaborations au niveau national et européen. Les points forts récents incluent la modélisation des technologies émergentes pour la conception de circuits numériques [4,5]. 

Références : [1] E. Testa, M. Soeken, LG Amar et GD Micheli, « Synthèse logique pour l’informatique établie et émergente », Actes de l’IEEE, vol. 107, pp. 165-184, janvier 2019. [2] I. O’Connor et al., « Perspectives d’un edgecomputing économe en énergie avec des dispositifs ferroélectriques intégrés à base de HfO2 », lors de la conférence internationale IFIP/IEEE 2018 sur les très Intégration à grande échelle (VLSI-SoC), pp. 180-183, 2018. [3] Groupe de synthèse et de vérification logique de Berkeley, ABC : un système de synthèse et de vérification séquentielles. http://www.eecs.berkeley.edu/~alanmi/abc/ . [4] A. Bosio et al. “Technologies émergentes : défis et opportunités pour la synthèse logique.” Dans DDECS, 2021. [5] C. Maneux et al. “Modélisation de la technologie sans jonction verticale et ferroélectrique pour un cube de calcul de réseau neuronal 3D efficace dédié à l’intelligence artificielle embarquée.” Dans : IEDM, 2021.